74HC00D電子ICの破片は2入力否定論履積ゲートを四つ揃えにする
electronic integrated circuit
,linear integrated circuits
74HC00;74HCT00
クォードの2入力否定論履積ゲート
特徴
•JEDEC標準的なNO 8-1Aに従う
•ESDの保護:
HBM EIA/JESD22-A114-Aは2000ボルトを超過する
MM EIA/JESD22-A115-Aは200ボルトを超過する
•−40から+85 °Cおよび−40 +125 °C.にに指定される。
記述
74HC00/74HCT00は高速SiゲートCMOS装置で、低い電力ショットキーTTL （LSTTL）と互換性があるピンである。彼らはJEDEC標準的なNO 7Aに従って指定される。
74HC00/74HCT00は2入力否定論履積機能を提供する。
即時参考データ
GND = 0ボルト;Tamb = 25 °C;tr = tf = 6 ns。
| 記号 | 変数 | 条件 | 典型的 | 単位 | |
| 74HC00 | 74HCT00 | ||||
| tPHL/tPLH | 伝搬遅延nA、nYへのnB | CL = 15 pF;VCCの= 5ボルト | 7 | 10 | ns |
| CI | 入力キャパシタンス | 3.5 | 3.5 | pF | |
| CPD | ゲートごとの電力損失キャパシタンス | ノート1および2 | 22 | 22 | pF |
ノート
1. CPDが動的電力損失（µWのPD）を定めるのに使用されている。
PD = CPDの× VCC 2つの× fiの× N + Σ （CLの× VCCの2 × fo）:
MHzのfi =入力頻度;
MHzのfo =出力頻度;
pFのCL =出力負荷キャパシタンス;
VCC =ボルトの供給電圧;
N =総負荷転換の出力;
Σ （CLの× VCC2の× fo） =出力の合計。
2. 74HC00のために条件はVCCへVI = GNDである。
74HCT00のために条件はVCC − 1.5 V.へVI = GNDである。
Fig.1 Pin構成DIP14、SO14および（T） SSOP14。
Fig.2 Pin構成DHVQFN14。 Fig.3ロジック・ダイヤグラム（1つのゲート）。
Fig.4機能図表。 Fig.5 IECの論理記号。